Verilog Phase Locked Loop Simulation

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Verilog Phase Locked Loop Simulation

Computer Science Ingeniería eléctrica Matemáticas Mathlab y Mathematica Verilog / VHDL

Nº del proyecto: #18329249

Sobre el proyecto

3 propuestas Proyecto remoto Activo hace 5 años

Adjudicado a:

hungfreelancer

I have 10 years of experiences in design and verify using Verilog and SystemVerilog HDL. I have experience of using tools such as VCS (Synopsys), Vivado (Xilinx), Quartus II (Altera), kits such as DE1, DE2 (Altera), Vi Más

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4.2

3 freelancers están ofertando un promedio de $23 por este trabajo

ahmedmohamed85

Dear sir I have more than 10 years experience in digital design using verilog please check my profile also please message me so that we can discuss

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7.9